d触发器型号(d触发器型号选择)

d触发器表

74ls374为具有三态输出的八D边沿触发器，共有54/74S374和54/74LS374两种线路结构型式，其主要电器特性的典型值如下（不同厂家具体值有差别）：型号fmPD。

54S374/74S374100MHz450mW

54LS374/74LS37450MHz135mW

374的输出端O0~O7可直接与总线相连。当三态允许控制端OE为低电平时，O0~O7为正常逻辑状态，可用来驱动负载或总线。当OE为高电平时，O0~O7呈高阻态，即不驱动总线，也不为总线的负载，但锁存器内部的逻辑操作不受影响。

当时钟端CP脉冲上升沿的作用下，O随数据D而变。由于CP端施密特触发器的输入滞后作用，使交流和直流噪声抗扰度被改善400mV。

电路工作原理电路供电电源为12V，再由IC1（7805）稳压输出5V电源供给IC2（74LS374）作为工作电压。IC2和外围相关元件组成八路互锁开关电路，现由继电器J1～J8组成开关执行器件。IC2的各引脚功能已在图中标注。

①脚EN为使能端，低电平有效，所以这里把①脚直接接地。D1～D8为触发端，CP为时钟端，Q1～Q8为输出端等。

当依次按动按钮开关AN1～AN8时，对应的各触发端D1～D8和CP端分别处于高电平，此时输出端Q1～Q8也依次输出高电平，该高电平通过对应的晶体管使继电器依次工作。不仅如此，各开关的工作还可任意选择。该电路要完成上述正确的逻辑功能，还需设两种辅助电路：

1、开机延时电路：由R9、C2、BG9管和继电器J9等组成，延时电路的时间由R9与C2值决定。当12V电源加到电路时，IC1首先工作，将5V电源加到IC2上，让IC2稳定工作。

之后通过延时电路使继电器J9工作，其触点J9-0闭合，再把12V电源加到IC2的输出级上。其作用是当开机电源冲击电路时，可避开IC2输出端因变成高电平而导致所有继电器的吸合。

2、开机清零电路：由电容器C3和R19组成微分电路。当开机延时电路工作时，继电器J9工作，其触点J9-0闭合，由微分电路对电源电压微分产生一正脉冲加到CP端，达到开机清零，使各执行继电器处于开释状态，等待触发。

d触发器的使用

下降沿d触发器芯片型号主要有型号74HC74、74LS90，双D触发器74LS74、74LS364，八D触发器（三态）7474、74H74、74F74、74ALS74、74L74、74LS74A、74S74、74HC73、74C74，双D型正沿触发器（带预置和清除端）74174、74LS174、74F174、74ALS174、74S174。JK触发器（如74LS107）是下降沿触发的，通用型D触发器芯片（74LS74）就是上升沿触发的。

d触发器各个引脚

D触发器在FPGA里用得很多，但我经常无法理解D触发器为什么能对数据延迟一个时钟周期（打一拍）。下面从信号处理的角度来谈一下我的理解。如发现理解有误，烦请留言指正。

D触发器形如：

`timescale1ns/1psmoduled_flip_flop(  inputclk,  inputrst_n,  inputd,  outputregq );   always@(posedgeclkornegedgerst_n)  begin    if(!rst_n)    begin      q    endelsebegin      q    end  endendmodule时序图如下：

解读如下：

       D触发器在时钟CLK上升沿采样，数据D在建立保持时间Tsu和Th内需要稳定不变，否则出现亚稳态！我们在这个时间“窗口”内采样到的数据即为D触发器采样到的数据，经过Tco（其中Tco

       为什么会有延迟一个时钟周期（打一拍）的效果呢？原因是，如果两个D触发器分别对D和D’这两个数据采样，则这两个触发器输出的结果将会一致的，即均为上图的Q！对比D’和Q会发现：Q比D’延迟了一个时钟，所以才会说对信号D延迟了一个时钟周期。

     D触发器是无法识别数据D在时钟上升沿后肆意变化的那部分（因为D触发器在非触发沿时是保持输出不变，而不会再采样数据的），所以才导致在D触发器看来D和D’是一模一样的信号！！      

      最后，有如下结论：           1.数据D在建立保持时间窗口内必须保持稳定，D触发器采样到的就是该稳定数据。            2.D触发器采样后，经过Tco时间后即可输出到Q            3.保持时间过后，如果数据变化了，D触发器无法感知            4.Tcofpga器件型号决定                                                    

根据前3条，我们可以在仿真时认为，D触发器一直对CLK上升沿左边的信号进行采样，并保持一个时钟周期T的时间，因为一直采样的是前一刻（上一个T）数据D的值，并且保持T，所以长远来看，D触发器对数据D延迟了一个时间周期！

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d触发器名称

CMOS传输门（TransmissionGate）是一种既可以传送数字信号又可以传输模拟信号的可控开关电路。CMOS传输门由一个PMOS和一个NMOS管并联构成，其具有很低的导通电阻（几百欧）和很高的截止电阻（大于10^9欧）。今天介绍一些简单出的集成电路，均为双列直插(DIP)的封装形式，分别是4011/4013/4069以及4017，前三个芯片有14个引脚，后面一个有16个引脚。引脚的识别顺序是将集成电路正面摆放，有缺口的一端在上面，左上端的引脚为第一脚，左下端的最后一个引脚为电源正极，右上端为电源负极。

下面我们来分别介绍一下以上4种CMOS集成电路。

门电路

（1）4069（六反相器，也就是六个非门）

反相器是执行逻辑“非”，也就是反相功能的逻辑器件，反相器也可以称为“非门”，如下图所示。

4069芯片实物图

反相器是执行逻辑“非”，也就是反相功能的逻辑器件，反相器也可以称为“非门”，4069内封装了6个反相器，这六个反相器功能一样，如下图所示。

4069引脚功能排列示意图

逻辑特点：

输入端A为低电平“0”状态时，输出端Y为高电平“1”状态；

输入端A为高电平“1”状态时，输出端Y为低电平“0”状态；

4069芯片真值表

（2）4011（四2输入端与非门）

与非门，顾名思义，就是先执行“与”功能，再执行非功能。4011内部共封装四个与非门，每个与非门均有两个输入端，1个输出端。这四个与非门功能，参数一致，随意使用，千万不要接错引脚，否则芯片可能被烧坏。

4011芯片实物图

4011芯片里面有4个与非门电路，如下图所示。

4011引脚排列示意图

与非门逻辑特点：

只有当输入端全部为高电平“1”状态时，输出端才为低电平“0”状态；

在其他输入状态下，输出端均为高电平“1”状态。

4011真值表

触发器

触发器与门电路一样，都是逻辑电路，。门电路属于组合逻辑电路，触发器属于时序逻辑电路。组合逻辑电路的特点是，电路的输出状态完全由该时刻的输入状态决定，输入状态发生变化，输出状态也随着发生相应的变化。而时序逻辑电路的输出状态不仅仅取决于该时刻的输入状态，还与前一时刻的输入状态有关，它的状态变化经常是借助时钟脉冲的“触发”作用，因此，分析电路时必须考虑时钟脉冲的各种有关因素，它的另一重要特点是具有记忆数码（0或1）的功能。

触发器是计数器、分频器、移位寄存器等电路的基本单元电路之一，是这些电路的重要逻辑单元电路，在信号发生、波形变换、控制电路中也常常使用触发器。常用的触发器有D触发器、J-K触发器、R-S触发器、施密特触发器等，这里我们介绍最常用的D触发器——4013（双D触发器）。

4013实物图

4013内部共有两个D触发器，这两个触发器的功能参数都是一样的。

4013芯片引脚示意图

D触发器的输出状态的改变依赖于时钟脉冲的触发作用，即在时钟脉冲触发时，输入数据。D触发器由时钟脉冲上升沿触发，置位和复位有效电平为高电平“1”。D触发器通常用于数据锁存或者控制电路中。

4013的工作过程是：

R=0,S=0,在CP脉冲上升沿的作用下，Q=D;

R=0,S=1,无条件置位，Q=1，该状态又称“置1”；

R=1,S=0,无条件复位，Q=0，该状态又称“置0”；

R=0,S=0,CP=0，Q保持状态不变。

4013真值表

计数器

在数字电路中，计数器应用非常广泛，它属于计数器件，不仅用于记忆脉冲个数，也用于分频、定时、程序控制、逻辑控制等电路中、计数器品种较多，按计数单元更新状态的不同，分为同步计数器和异步计数器两大类。同步计数器各个计数单元电路共用一个时钟，它们的状态变化是同步进行的，因此它们具有工作频率高、时间延迟小等优点，但要求CP时钟脉冲的功率较大，电路较复杂、异步计数器各个计数单元不共用一个时钟，后级的时钟可以是前级的输出。因此，异步计数器的优缺点正好与同步计数器相反。计数器按计数形式可分为二进制、十进制、N进制、加/减计数器、可逆计数器等，这里我们介绍常用的十进制计数器4017（十进制计数/分频器）

4017芯片实物图

4017芯片内部共有一个计数器，如下图所示。

4017引脚功能排列示意图

4017芯片工作过程是：

RST=0、!EN=0时，计数脉冲从CP输入，在脉冲上升沿的作用下计数；

RST=0、CP=1时，计数脉冲从!EN输入，在脉冲下降沿的作用下计数；

RST=1时，无论CP、!EN为任何状态，均无条件复位，此时，Q0=1，CP=0，!EN=0，输出状态不变化。

4017每计数1次，Q0~Q9依次输出高电平，且每次只有1个Q端保持高电平，该高电平持续到下一个计数脉冲到来为止。Q0~Q9端的变化，相当于把计数脉冲依次从Q0移到Q9，因此，它们起到了脉冲分配和计数作用。在计数到第5个脉冲时，进位输出端CO由“1”变为“0”，待第10个计数脉冲来到时CO又由“0”变为“1”，即每计数10个脉冲，产生1个负跳变，由此可作为进位信号输出。

d触发器功能表

本系列整理数字系统设计的相关知识体系架构，为了方便后续自己查阅与求职准备。对于FPGA和ASIC设计中，D触发器是最常用的器件，也可以说是时序逻辑的核心，本文根据个人的思考历程结合相关书籍内容和网上文章，聊一聊D触发器与亚稳态的那些事。

由传输门和两个反相器组成一个循环电路（锁存器），再由前后两级锁存器按主从结构连接而成。分别用两个反相时钟控制，触发器在时钟有效沿的短期时间“窗口”采样数据。传输门起开关的作用，随着CLK的状态变化切换开关。从输出来看的话，前级的锁存器的值会有序传送给后级（随着时钟输入）。

D触发器的工作时序如下图，图中的D为上图D触发器输入端，Q为D触发器输出端。此处分析并不考虑时钟存在抖动偏移的情况，认为时钟是理想的，没有抖动偏移的。

时钟为低电平时，也即主锁存器工作时，D触发器的主锁存器进行锁存，在图中标号1为输入的信号。主锁存器经过传输门和反相器进行数据寄存；此时后级的从锁存器和前级隔开；从锁存器输出上一个时钟周期的数据。

时钟为高电平时，也即从锁存器工作时，D输入端和主锁存器断开，确保数据稳定，然后主锁存器将数据传输给从锁存器，然后输出到Q端。

标号2的虚线表示理想条件下（无延时）主锁存器的锁存边沿，实际上主锁存器稳定锁存需要时间，所以相比理想条件需要延时一段时间。标号3的虚线表示理想条件下（无延时）从锁存器的锁存边沿，实际上从锁存器稳定锁存需要时间，所以相比理想条件需要延时一段时间。根据主从锁存器的输出结果，可得到D触发器输出Q的波形。图中的标号4中的虚线表示理想条件下（无延时）从锁存器的锁存边沿，这里的延时是经过传输门TG3和反相器到输出端Q的延迟。

同时，当时钟由低电平变为高电平时，涉及到了两组传输门的切换，因为实际的物理模型开关切换都是需要时间的，并且每个开关进行开断时都有一定的时间偏差，所以在此时D端的输入改变就容易造成从锁存器的锁存错误，从而造成从锁存器的反相器环路想后级传递值时，给出错误的数据值，进而影响功能。

此时再回顾建立时间的定义，建立时间（通常表示为tsu）指在时钟上升沿来临之前信号保持稳定的最小时间。结合前面的分析，建立时间的存在意义也就是于此。在时钟电平跳变前，主锁存器需要稳定锁存我们想要的数据，由于实际物理电路的延迟，需要提前一段时间进行将数据进行稳定。因此，建立时间，实质上是主锁存器锁存需要的时间，。

再回顾保持时间的定义，保持时间（通常表示为th）指在时钟上升沿来临之后信号保持稳定的最小时间。结合前面的分析，保持时间的存在意义也就是于此。当时钟进入高电平后，由于传输门关断需要一定的时间，因此输入D必须继续稳定一段时间才能够保证数据被稳定锁存。因此，保持时间，实质上是传输门切换至从锁存器锁存数据需要的时间。

简单来说，主锁存器决定了D触发器的建立时间，从锁存器决定了D触发器的保持时间，从上面的例子中可以很容易看到，同时说明一点上面的分析均基于理想时钟的情况下，同样的道理，时钟的抖动也会影响，数据正常锁存。

所以，根据前文D触发器模型的分析可知，当信号没有满足两个锁存器的锁存时间时（也即违背了触发器的建立和保持时间），就没法正常的让系统工作。设计中任何一个触发器都有特定的建立和保持时间，在时钟上升沿前后的这段时间窗口内，数据输入信号必须保持稳定。如果信号在这段时期发生了变化，那么输出将是未知的。这种有害状态的传播就叫做亚稳态。

因此，可以定义触发器的建立时间和保持时间为亚稳态窗口(MetastabilityWindow)。在亚稳态窗口内，如果信号发生变化，输出就可能变成亚稳态。建立时间和保持时间共同决定亚稳态窗口的宽度。

窗口越大，进人亚稳态的概率越高。在大多数情况下，较新的逻辑器件会有更小的亚稳态窗口，也就意味着器件进入亚稳态的概率会更小。

在同步系统中输入信号总是满足触发器的时序要求，所以不会发生亚稳态。但是，在异步系统中，由于数据和时钟的关系不是固定的，因此有时会出现违反建立和保持时间的现象。此时触发器的输出会因此而产生毛刺，或者暂时保持在不稳定状态而且需要较长时间才能回到稳定状态。

当触发器处在亚稳态时，输出会在高低电平之间波动，这会导致延迟输出转换过程，并超出所规定的时钟到输出的延迟值(tco)。亚稳态输出恢复到稳定状态所需的超出t的额外时间部分称为稳定时间(tMET)。并非所有不满足建立和保持时间的输入变化都会导致亚稳态输出。触发器是否进入亚稳态和返回稳态所需时间取决于生产器件的工艺技术与外界环境。一般来说，触发器都会在一个或者两个时钟周期内返回稳态。

当信号在一个时钟域(src_data_out）里变化，在另一个时钟域(dest_data_in)内采样时，就会导致输出变成亚稳态。这就是所谓的同步失败，会导致逻辑功能的异常。

当系统的故障率恒定时，MTBF(Mean/AverageTimeBetweenFailures,平均无故障时间)就是故障率的倒数。我们可以从中知道特定触发器发生故障的频率。

对于一个具有给定时钟频率和在该时钟周期内具有均匀概率密度的异步数据信号边沿的单级同步器，亚稳态事件的发生率可以用建立、保持时间窗口和时钟周期的比值乘以信号触发频率来计算。

常数W和τ跟触发器的电气特性有关，会根据工艺技术而改变。所以，相同工艺生产出来的不同器件有着相似的W和τ值。

每当违背建立、保持时间时，亚稳态就会出现，所以了解在何种情况下容易发生亚稳态，自然也就知道如何更好的避免亚稳态。在以下条件中，信号可能违背建立时间和保持时间的要求：

亚稳态会引起过多的传输延迟和系统故障，所有的触发器和寄存器都存在亚稳态可能。

亚稳态不能根除，但是可以减小亚稳态发生的概率。

在最简单的情况下，设可以通过确保时钟周期足够长来避免亚稳态（也即降低时钟频率），但这种方法很难再满足性能的要求。另一种避免亚稳态的方法就是使用同步器，这种同步器最好在单Bit信号的情况下使用。

避免亚稳态最常见的方法是在跨时钟域的信号上加上一个或者多个同步触发器，如下图所示。这种方法用一个完整的时钟周期来解决第一级同步触发器的亚稳态问题（不包括第二级触发器的建立时间)。但是这种方式增加了同步逻辑输入的延迟。

简而言之就是对于异步信号进行打拍处理，这个在数字系统设计中很常用。

多级同步器的一个*限就是系统需要花费较长的时间去响应异步输入。解决这个问题的办法就是使用倍频时钟作为两个同步触发器的时钟输入。Altera的FPGA中具有这项称为时钟倍频的技术。

这种方法不仅能够让系统在一个系统时钟周期内响应一个异步输入，而且改善了MTBF。尽管这种倍频时钟能够降低MTBF，但是这个影响要超过两级触发器引起的偏移量。

两种方法都不能保证同步器阻止亚稳态传播下去，它们仅仅减少了亚稳态发生的概率。

根据MTBF的计算公式，一个异步输入电路的MTBF和用于从亚稳态恢复的时间呈指数关系。用同步器构成的时间缓冲器可以帮助从亚稳态中恢复。（这里参考的是《硬件架构的艺术》这本书，但是个人感觉翻译的笔者可能把这段搞混掉了，如果看了原书的人，可能没太能搞懂他说的两种同步器，图片和内容在我看来好像是存在不对应的情况，这里就依据个人理解对书中的内容进行勘误）。

在《硬件架构的艺术》这本书中介绍了两级同步器的两种不同的模式：模式A（慢时钟域转快时钟域）和模式B（快时钟域转慢时钟域）。

模式A是一个标准的电路，当异步输入信号比时钟周期大得多时最有效。（这里根据我的个人理解他可能想表达的就是常规在目的时钟域中打两拍的做同步，所以我这里暂且认定前面提到的多级同步器是他这里说的标准电路）

使用在目的时钟域打两拍的方式作为两级同步器，即使异步输入在建立时间区间之外稳定，它仍然需要由时钟驱动产生两个周期的延迟，否则FF1可能进入亚稳态。如果亚稳态在不到一个时钟周期内就解析了，FF2就会有稳定的输入，否则就需要级联更多的触发器作为同步器。

对于同步器的模式B，第一级触发器的输入D与Vcc相连，同时时钟信号是异步输入信号。另外两个触发器直接由系统时钟（clk）控制。一个短脉冲让q1变成高电平，这个高电平在经过两个时钟（clk）沿后从sync_out输出。

本节总结：

在两个相互异步系统的交界面亚稳态是不可避免的。下面的几点建议可以明显减小亚稳态发生的概率。

工艺器件角度：

设计角度：

本文针对前面D触发器的分析没有进行考虑时钟的偏移情况，相关内容在后续介绍时序约束时进行整理；同时本文的同步方法建议在单Bit信号进行使用，多Bit信号或者单Bit信号处理的其他方法待后续进行整理。

为什么多Bit信号不能使用文中的同步器方式呢？在《硬件架构的艺术》书中提到了这样一句话：一个异步信号不应该被两个或者多个同步器所同步，这样做会存在多个同步器输出产生不同信号的风险。这大概也就是这个问题的答案，具体分析将在后面关于跨时钟处理的文章中进行整理解答，笔者水平有限，如有错误，欢迎讨论。

d触发器介绍

复位就是reset高电平指的是if(reset)begind异步指的是always@(posedgeclk,posedgereset)如果写成always@(posedgeclk)begindend是没有复位信号的d触发器always@(posedgeclk)beginif(reset)begin//reset被clk采样为1时触发dendelsebegindendend是同步高电平复位的always@(posedgeclk，posedgereset)begin//reset变为高电平会进入这个alway**lock//由这里的逻辑表达异步语意if(reset)begin//由这里编写reset为高电平时刻的复位语意逻辑，注意reset要和posedge一致dendelsebegindendend是异步高电平复位的

d触发器是什么

主要D触发器芯片型号74HC7474LS90双D触发器74LS7474LS364八D触发器（三态）7474、74H74、74F74、74ALS74、74L74、74LS74A、74S74、74HC73、74C74双D型正沿触发器（带预置和清除端）74174、74LS174、74F174、74ALS174、74S174、74HC174、74C174　六D型触发器（带清除端）74175、74LS175、74F175、74ALS175、74S175、74HC175、74C175四D型触发器（带清除端）74273、74LS273、74S273、74F273、74ALS273、74HC273八D型触发器（带清除端）74LS364　　八D触发器（三态）74LS377、74F377、74S3777　八D触发器74LS378、74F378、74S378、74HC378　六D触发器74LS379、74F379、74S379、74HC379八D触发器

d触发器型号选择

该设计主要思路为时钟分频和逻辑运算。也可以理解为计数器设计和进位提取。需要建立对D触发器的工作方式和各种逻辑门电路的工作方式的正确认识和使用1、观察该系统输入输出波形可以确定该系统为时钟的四分频（2位2进制）2、使用双D触发器对时钟进行四分频，一个D触发器可以完成2分频，级联即可完成4分频，根据D触发器分频基本电路设计电路原理图如下：图中数字信号D(3)为时钟信号二分频，数字信号D(5)为D(3)信号的二分频3、观察输出波形如下图，可以确认对信号D(3)取反后与D(2)、D(5)进行逻辑与(模2加)运算可以提取所需波形。4、修改电路设计如下图：可以直接使用74LS74的反相输出端减少反相器的使用。5、模拟仿真输入和输出如下图：观察仿真结果可以发现输出信号D(8)高电平持续时间位半个CP，4个CP为一个周期，符合设计要求。注意：仿真使用的D触发器为边沿触发，边沿触发D触发器工作过程如下：当时钟CP上升沿到达时，D输入端的状态被送到Q输出端。当时钟CP上升沿完成后，Q输出端保持原有的状态，等待下一个CP上升沿。部分触发器带有复位端和置位端，根据其有效电平可以对Q端进行清0或者置1的操作。